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数字信号处理器中高性能可重构加法器设计
马鸿; 李振伟; 彭思龙; MAHong; LIZhen-wei; PENGSi-long,
Source Publication计算机工程,
2009
Volume35(12)Issue:12Pages:1-4
Abstract设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件"和"选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法器,在典型工作条件下,采用0.18μm工艺库标准单元,其延时降低46%,功耗降低5%
Keyword条件进位选择加法器 / 条件“和”选择加法器 / 可重构加法器
Document Type期刊论文
Identifierhttp://ir.ia.ac.cn/handle/173211/12924
Collection智能制造技术与系统研究中心_多维数据分析
Corresponding Author马鸿
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GB/T 7714
马鸿,李振伟,彭思龙,等. 数字信号处理器中高性能可重构加法器设计[J]. 计算机工程,,2009,35(12)(12):1-4.
APA 马鸿,李振伟,彭思龙,MAHong,LIZhen-wei,&PENGSi-long,.(2009).数字信号处理器中高性能可重构加法器设计.计算机工程,,35(12)(12),1-4.
MLA 马鸿,et al."数字信号处理器中高性能可重构加法器设计".计算机工程, 35(12).12(2009):1-4.
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数字信号处理器中高性能可重构加法器设计_(1029KB)期刊论文作者接受稿暂不开放CC BY-NC-SAApplication Full Text
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