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基于资源优化利用的动态寄存器重命名算法
其他题名Reducing Register Pressure Through A Novel Dynamic Register Renaming Algorithm
高淞
学位类型工学硕士
导师王东琳
2004-06-07
学位授予单位中国科学院研究生院
学位授予地点中国科学院自动化研究所
学位专业模式识别与智能系统
关键词寄存器重命名 指令级并行 指令窗口 乱序执行 动态高度 Register Renaming Instruction Level Parallelism Instruction Window Out-of-order Execution Dynamic Scheduling
摘要从应用程序中开发利用尽量多的指令级并行度(L,lstl"UCtl‘on Level Parallelism, 简称ILP)是现代高性能超标量处理器不断追求更高性能的主要手段。为了做到 这一点,现代处理器不断地增大其硬件指令窗口的大小以及指令发射的宽度, 从而导致了处理器中很多部件规模的增大,比如取指队列,发射队列,重定序 缓冲区(Re—Order Buffer,简称ROB),以及物理寄存器文件。本论文所关注的 就是由物理寄存器文件规模增大所带来的问题,并且尝试提出解决问题的方法。 物理寄存器文件的访问时间直接决定于寄存器文件规模的大小和读写端口 的数量。在读写端口数量基本不变甚至继续增加的情况下,寄存器文件的访问 时间随着物理寄存器数量的增加而不断延长,已经成为了处理器的关键延迟之 一,以及限制处理器性能提高的主要瓶颈。对此,我们分析并统计了当前高性 能处理器中物理寄存器的使用情况,发现物理寄存器资源的利用中存在着很大 的浪费。通过寻求并分析了各种解决该问题的可能途径,我们提出了一种新的 通过两级寄存器文件实现的寄存器动态重命名算法LAER(Late Allocation and Early Release)。该算法将物理寄存器的分配从指令译码阶段推迟到指令发射执 行的时候,并提前释放正常情况下不会再用到的寄存器以供后续指令使用,从 而大大缩短了物理寄存器被占用的时间。LAER算法通过减少资源浪费提高了物 理寄存器的利用效率,有效地减轻了处理器对物理寄存器数量的需求,从而消 除了由寄存器文件访问时间所产生的性能瓶颈。 我们详细模拟了采用LAER算法和传统重命名算法的处理器模型,并基于 Spec95基准程序进行了性能评估。实验证明,LAER算法可以在增加很小的硬 件代价和逻辑复杂度的情况下,将处理器对整数和浮点程序的寄存器压力和需 求分别减少46%和60%。这就意味着可以用更少的物理寄存器,更快的访问速 度,进而更高的时钟频率,得到同样多的指令级并行度;或者用同样多的物理 寄存器同样的时钟频率去支持更大的指令窗口,从而得到更高的处理器性能。 最后,我们针对算法中存在的问题以及所观察到的新的程序特性,对LAER 算法的进…步改进和完善提出了新的设想和思路,并提供了理论和实验依据
其他摘要Modem dynamically scheduled super scalar processors achieve high performance by aggressively exploiting available instruction-level parallelism (ILP) from applications. When they keep increasing the instruction window size and the issue width, the demand of larger physical register file is also on the increase. As a result, the increasing physical register file access time has become one of the critical delays and can easily represent a performance bottleneck. However, after analyzing and making statistics on the usage of the physical registers in current high-performance processors, we found that there is a heavy wastage existing in the current physical register management. After discussions of possible solutions, we proposed a novel dynamic register renaming scheme implemented through a two-level hierarchical register file organization, named LAER (Late Allocation and Early Release) algorithm. In LAER algorithm, physical register allocations are delayed until the instructions are ready to be executed, and the physical registers in the first level are released once they become non-active. The register pressure and hence the access time is therefore reduced by shortening the lifetime of physical registers. We modeled the processors adopting the conventional register renaming scheme and LAER algorithm, and evaluating their performances with Spec95 benchmarks. We show that LAER algorithm can reduce the register pressure by 46~/'o and 60% for integer and FP programs respectively, with minimal hardware overhead, which means the same amount of ILP exploited with smaller physical register file, thus shorter register file access time and higher clock speed, or the same size of physical register file to support larger instruction window, and hence higher performance. In the end, based on the existing shortcomings in the algorithm, and new observations and statistics of program behavior, several suggestions for further improvement of LAER algorithm is proposed.
馆藏号XWLW779
其他标识符779
语种中文
文献类型学位论文
条目标识符http://ir.ia.ac.cn/handle/173211/6750
专题毕业生_硕士学位论文
推荐引用方式
GB/T 7714
高淞. 基于资源优化利用的动态寄存器重命名算法[D]. 中国科学院自动化研究所. 中国科学院研究生院,2004.
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