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微处理器时钟网络设计的关键技术研究 学位论文
, 北京: 中国科学院大学, 2018
作者:  刘檬
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计算机体系结构  集成电路设计  时钟网络  
Path Delay Test generation Toward Activation of worst Case Coupling Effects 期刊论文
IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2011, 卷号: 19, 期号: 11, 页码: 1969-1982
作者:  minjin, zhang;  Huawei, Li;  Xiaowei,Li
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Crosstalk-induced Delay  Delay Testing  Path Delay Fault  Signal Integrity  Test Generation  Timing Analysis